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4F² D램은 워드선과 비트선이 교차하는 지점마다 셀을 배치하는 조밀한 배열 구조로 설명된다.
셀을 촘촘히 배치해 면적을 줄이려는 구조다.
셀 면적 축소를 위해 수직형 셀 트랜지스터를 제안한 연구도 있다.
해당 연구는 3차원 TCAD 시뮬레이션을 통해 트랜지스터의 동작 특성을 평가했다.
이는 연구 단계의 시뮬레이션 평가로, 실제 양산 성과를 뜻하지는 않는다.
SK하이닉스가 소개한 4F² 수직 게이트 D램 구조는 비트선을 수직 방향으로 가깝게 배치한다.
주변 회로를 셀 아래에 두는 PUC 구조도 적용한다.
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