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웨이퍼 규모로 10nm 이하 단결정 실리콘 박막을 적층해 최대 3층의 트랜지스터 회로를 구현한 공정이 보고됐다.
상보형 전계효과 트랜지스터(CFET) 연구에서는 실리콘과 이황화몰리브덴을 결합한 4인치 제조 공정도 개발됐다.
또 다른 CFET 제작 방식은 단층 이황화몰리브덴(MoS₂)과 텅스텐 이셀레나이드(WSe₂) 나노시트 채널을 이용한다.
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웨이퍼 규모로 10nm 이하 단결정 실리콘 박막을 적층해 최대 3층의 트랜지스터 회로를 구현한 공정이 보고됐다.
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